这导致封装部件的交付周期延长，尤其是使用 HBM 的部件。

另一个挑战是先进封装产能在地理上集中，这带来了风险。超过 80% 的尖端封装（用于 AI/HPC 的 2.5D/3D）发生在亚洲（中欧台湾、韩国和中国大陆的一些地区）。一次中断可能会产生巨大影响。地缘政治动向也迫在眉睫：中美贸易紧张局势导致对先进芯片技术的出口管制，2025年美国政府一度考虑对进口半导体征收关税。如果广泛实施，此类关税可能会对全球芯片的典型流通造成不利影响，考虑到大幅扩大产能需要时间，预计至少到2025年交货时间仍将很长。

HBM 的采用和 Chiplet 设计趋势
小芯片的兴起与HBM（高带宽内存）的采用齐头并进，HBM 成为向这些计算引擎提供数据的首选解决方案。HBM 是一种专用的3D堆叠 DRAM，位于封装内，提供比传统外部内存高一个数量级的带宽。

为了将 HBM 集成到设计中，芯片架构师不得不采用异构集成技术——本质上是芯片集 (chiplet) 设计。与其采用效率低下的 GPU 芯片集搭配巨大的片上 SRAM，不如采用 GPU 芯片集 + HBM 芯片集，并将其集成在中介层上。

然而现在，人工智能的经济效益证明了 HBM 无处不在——吞吐量的提升超过了成本。

值得注意的是，虽然内部小芯片设计占主导地位（每家公司都为其产品制造定制芯片），但人们对开放的小芯片生态系统很感兴趣。就目前而言，“小芯片经济”主要集中在能够投资整个多芯片系统设计的大公司内部。

随着 AI 模型对内存带宽的需求不断增加，高带宽内存集成度将持续增长。HBM3E计划于2025年实现更高的速度（每堆栈约1.2 TB）。进一步来看，HBM4 将于 2026-27 年问世，可能会增加 DRAM 层数（12 层或 16 层堆栈），甚至引入内存逻辑（DRAM 层下方高级节点上的“基础逻辑芯片”）。有趣的是，这意味着内存供应商自己将在 HBM 中使用 chiplet 概念- 本质上是将 HBM 堆栈的基础转变为逻辑 chiplet（基于 3-5 nm 技术），用于处理上述 DRAM 的电源管理、ECC 和 RAS 功能。这模糊了内存和逻辑之间的界限，并且需要内存供应商和代工厂之间的紧密合作（事实上，据报道 SK Hynix 和 Micron 将把他们的 HBM4 基本芯片制造外包给台积电的 3 nm，而三星计划使用自己的 4 nm 作为其 HBM4 基本芯片）。所有这些都进一步束缚了生态系统——所有这些都进一步束缚了生态系统——到 HBM4 到来时，一个封装可能需要三个不同的工艺节点（3 nm 上的 GPU、5 nm 上的 HBM 基本芯片、专用 DRAM 节点上的 DRAM 层）。这种异构性必须通过先进的封装来结合。掌握这种集成（并解决诸如在微小区域内消耗千瓦的堆栈的散热等挑战）的公司将处于领先地位。